模拟地与数字地

定义

  • 模拟地：模拟电路（如运算放大器、传感器、音频放大电路）的零电位参考端，是模拟信号（连续变化的电压 / 电流，如温度传感器输出、音频信号）的基准。特点：对噪声极敏感（微小干扰会导致信号失真，如音频杂音、传感器数据偏差）。
  • 数字地：数字电路（如单片机、逻辑芯片、开关电路）的零电位参考端，是数字信号（离散的高低电平，如时钟信号、数据总线）的基准。特点：会产生高频噪声（数字信号跳变时的瞬态电流，以及时钟信号的谐波干扰）。

分割

数字信号的特点：电平幅度从0~1变化大，频率高，上升、下降时间很短，谐波丰富、频域宽广
模拟电路的特点：信号电平低，频带宽，容易受到外界干扰
当模拟电路和数字电路出现在一块电路板中并且相互靠近时，由于数字电路信号快速变化的电流会产生一个频率很高的变化磁场，在模拟电路中产生干扰电压，如果数字电路与模拟电路的接地线存在阻抗或者共用了一部分存在阻抗的地线，就会出现干扰和相互串扰。
地线分布参数

如何接地

20H准则，H代表在电路板的堆叠中信号层到接地层的距离，比如信号层到接地层的距离，在电路板堆叠中是0.1mm，那么在电路布局中，数字电路和模拟电路之间的距离就需要尽可能地保持在2mm以上。
如何接地

寄生效应

在高速或高频电路板中，PCB中的寄生效应非常明显，这些寄生电容和寄生电感会引起串扰、EMI、信号完整性等问题。
在处理高频、高速和混合信号PCB时，需要做一些特殊处理，以减小寄生效应对信号的影响。
为了减小寄生电容和电感的影响，我们需要知道它们是怎么产生的，才能对症下药。本节我们先来了解如何计算PCB的寄生电容和寄生电感，然后讨论如何减小它们的影响。
PCB上的导体一般有走线和过孔（焊盘、覆铜等都可以等效为走线），二者的结构完全不同，所以我们在讨论寄生效应时，需要把这两种结构分别分析。

寄生电容

信号线/焊盘的寄生电容

平板电容器的电容计算公式为：C=ε0∗S/dC=\varepsilon_0\ast S/d；其中ε0\varepsilon_0是介电常数，SS是相对的两个平板的面积，dd是两个平板的距离。可以知道，在介电常数一定的情况下，正对的面积S越大、距离d越小，则电容越大。
由于在PCB的同一层上，信号线与信号线之间等效的正对面积很小，距离相对于相邻层之间的间距也很大，所以，同一层内的走线之间的寄生电容认为很小可以忽略；
把走线覆盖的面积当作平板电容器的面积，相邻层的间距作为平板电容器的间距，忽略掉其他因素引起的小电容，寄生电容的产生就可以简化为平板电容器的电容。
可以如下图计算：（A为面积、d为与相邻参考层的间距，例子中K=4.7是把PCB板材的介电常数考虑进去了）
寄生电容
从这个计算公式可以看出，如果想要减小信号线、焊盘的寄生电容，在设计PCB时，一是要减小铜皮覆盖的总面积；二是要增加层间距（在实际操作时，可以选用层间距大的PCB层叠结构，或者挖空相邻层的参考面）

过孔的寄生电容

过孔的寄生电容，不能等效成平板电容器，一般用以下公式计算：
（其中D1D_1为过孔的外径、D2D_2为过孔周围铜皮挖空部分的圆直径、T为PCB厚度、εr\varepsilon_r为板材的相对磁导率）

从以上计算公式可以看出，要想减小过孔的寄生电容，需要使用小孔径的过孔、加大过孔和铜皮的间距、选用更薄的PCB板材。

寄生电感

信号线/焊盘的寄生电感

计算方法如下：（W是线宽、L是线长，H是铜厚）
寄生电感
这个公式看起来比较复杂，实际上，对寄生电感影响最大的是线长L，将L的长度缩短是减小信号线寄生电感的最有效方法。

过孔的寄生电感

计算方法如下：（h是板厚、D是过孔直径）

从公式上可以看出，要减小过孔的寄生电感，需要减小板厚、增大过孔直径。

实战

LED指示霍尔是否触发
在线束上加一个LED灯，通过看LED的亮灭来判断霍尔是否触发
G2420_HALL_RAISE_V6_0
抬起检测（开关HALL）
这个是霍尔的框图，是开漏输出
霍尔框图.jpg

开关HALL.png
霍尔加灯.jpg
电阻可以不要，线束上不好加电阻。实际设计是需要加电阻的，限流使用

蛇形走线(时序匹配)

(32 封私信 / 80 条消息) 硬件系统工程师宝典（41）-----蛇形走线有什么用？ - 知乎
蛇形走线的每一个 “弯” 都有讲究，背后藏着信号完整性、时序控制的核心逻辑。

解决什么问题

核心矛盾：信号 “跑得快” 不如 “跑得齐”

在低速电路中，信号传输速度相对较慢，线路长短对性能影响不大，直线走线确实是最优选择。
但在高速电路中（比如频率超过 100MHz，或者传输速率超过 1Gbps），情况就完全不同了，尤其是多路信号并行传输时，“跑得快” 不再是优势，“跑得齐” 才是关键。
对于PCB 中的并行信号（比如 DDR 内存的地址线、数据线，PCIe 的差分对），接收端需要同时采集所有信号，如果有的信号先到、有的后到，就会出现 “采样错误”，导致数据丢失、传输卡顿，甚至产品直接失效。
蛇形走线的核心作用，就是给走短线的信号“设置障碍”，让它多跑一段路，从而和走长线的信号同时到达接收端。这个过程在行业内叫 “时序匹配”，是高速 PCB 设计的基础操作。

关键场景：这 3 种情况必须用蛇形走线

不是所有 PCB 都需要蛇形走线，只有遇到以下 3 种场景时，才需要考虑使用：

  1. 高速并行信号传输：比如 DDR 系列内存（DDR3/DDR4/DDR5）、PCIe 总线（PCIe 3.0/4.0）、LVDS 接口（液晶显示信号），这些信号的传输速率快、对时序一致性要求高，必须通过蛇形走线实现等长；
  2. 差分信号传输：比如 USB、HDMI、以太网（RJ45）、RS485 等差分信号，两根线路必须长度一致才能发挥抗干扰优势，蛇形走线是实现等长的最便捷方式；
  3. 敏感信号避让干扰：在高密度 PCB 中，模拟信号线路（如传感器信号、音频信号）容易被电源线路、晶振电路等干扰源影响，通过蛇形走线可以绕开干扰区域，减少串扰。
    除了这 3 种场景，普通低速信号（如按键、LED 指示灯、普通 GPIO 口）完全不需要蛇形走线，直线走线既节省空间，又能减少信号延迟。

原理拆解：蛇形走线是怎么实现 “时序匹配” 的？

核心逻辑：通过 “补长度” 调整传输延时

信号在 PCB 线路中的传输速度是固定的，大约为 15-20cm/ns（具体取决于板材，比如 FR4 板材约 17cm/ns）。也就是说，1cm 长的线路，信号传输需要大约 0.059ns（1ns=10^-9 秒）。
如果两路并行信号的线路长度相差 5cm，那么信号传输延时就相差 0.295ns。对于传输速率为 1Gbps 的信号，一个比特位的时间只有 1ns，0.295ns 的延时已经接近三分之一比特位，足以导致接收端采样错误。这时候就需要用蛇形走线给短线路 “补长度”，让两路线路的长度一致，传输延时相同。
比如短线路比长线路短 5cm，就需要设计蛇形走线，让短线路多绕 5cm，这样两路信号就能同时到达接收端。根据IPC-610G 标准，高速并行信号的时序偏差需控制在 ±10ps 以内（1ps=10^-12 秒），换算成线路长度差，大约是 ±0.17cm，这就要求蛇形走线的长度控制必须非常精准。

关键参数：蛇形走线的 “绕圈” 有讲究

蛇形走线的 “绕圈” 不是随便画的，需要控制两个核心参数：

  1. 绕圈半径：绕圈的圆弧半径不能太小，一般建议不小于线宽的 3 倍。比如线宽 0.2mm，绕圈半径至少 0.6mm。如果半径太小，会导致线路拐角处的阻抗突变，产生信号反射，反而影响信号质量；
  2. 绕圈间距：相邻两个绕圈之间的距离，也不能小于线宽的 3 倍（即 “3W 原则”）。如果间距太近，绕圈之间会产生电容耦合，导致信号串扰，出现 “自我干扰” 的情况。
    举个例子：某 DDR4 内存的地址线设计，线宽 0.25mm，绕圈半径 0.75mm，绕圈间距 0.75mm，通过 3 个绕圈补足了 6cm 的长度差，最终时序偏差控制在 8ps，完全符合标准要求。

实操指南：蛇形走线的设计步骤与避坑技巧

设计步骤：4 步搞定蛇形走线

  1. 计算长度差：首先通过 PCB 设计软件（如 Altium Designer、Cadence）测量所有并行信号的线路长度，找出最长的线路，计算其他线路与最长线路的长度差；
  2. 确定补长需求：根据时序要求，计算每个短线路需要补充的长度（比如最长线路 10cm，某短线路 8cm，需要补充 2cm）；
  3. 设计蛇形结构：根据板内空间，设计蛇形绕圈的数量和尺寸，确保补充长度刚好满足需求。优先选择圆弧绕圈，避免直角绕圈；
  4. 验证与调整：通过信号完整性仿真工具（如 HyperLynx）验证蛇形走线后的时序偏差，若不满足要求，微调绕圈尺寸。

避坑技巧：新手最容易犯的 5 个错误

  1. 盲目绕圈：看到别人用蛇形走线，自己也跟着绕，不管是否需要时序匹配，纯属画蛇添足；
  2. 绕圈半径太小：为了节省空间，把绕圈半径做得比线宽的 3 倍还小，导致阻抗突变；
  3. 绕圈间距太近：相邻绕圈间距小于 3 倍线宽，产生自我干扰；
  4. 差分线蛇形结构不对称：差分信号的两根线蛇形绕圈形态不一致，导致新的长度差；
  5. 超高频信号用蛇形走线：对于 5G 毫米波、微波等超高频信号，蛇形走线会产生较大电感，自身成为干扰源，此时应采用屏蔽线或地层隔离。